用于制造集成电路的工艺以及对应的集成电路
发布时间：2025-09-09 12:51:34 人气：11
用于制造集成电路的工艺以及对应的集成电路
专利类型：
发明授权
申请(专利)号：
CN202011102250.8
申请日：
2020-10-15
授权公告号：
CN112670233B
授权公告日：
2025-09-09
申请人：
地址：
法国鲁塞
发明人：
专辑：
信息科技
专题：
无线电电子学
主分类号：
H01L21/762
分类号：
H01L21/762;H10B41/00;H10B43/00
国省代码：
FR0HARST
页数：
15
代理机构：
北京市金杜律师事务所
代理人：
董莘
优先权：
2019-10-16 FR 1911549
主权项：
1.一种用于制造集成电路的工艺,包括：在具有第一区域和第二区域的半导体衬底中形成沟槽,其中,形成沟槽包括：在所述第一区域和所述第二区域中,在所述半导体衬底的正面之上形成第一停止层；在所述第二区域中,在所述第一停止层之上形成第二停止层；以及在所述第一区域和所述第二区域中执行由蚀刻掩模界定的干法蚀刻,其中,所述执行所述干法蚀刻包括：在所述第一区域中于给定时间内蚀刻穿过所述第一停止层并且进入所述半导体衬底、相对于所述正面下到第一深度,以形成第一沟槽；以及在所述第二区域中于所述给定时间内蚀刻穿过所述第二停止层、穿过所述第一停止层并且进入所述半导体衬底、相对于所述正面下到第二深度,以形成第二沟槽；其中,所述第二深度比所述第一深度浅；执行湿法蚀刻,所述湿法蚀刻从通过所述干法蚀刻而蚀刻的侧面横向去除所述第一停止层的一部分,其中执行所述湿法蚀刻完全去除所述第二停止层；所述第一停止层和所述第二停止层包括氮化硅,并且所述第二停止层包括处于所选择的浓度的掺杂剂,使得执行所述湿法蚀刻引起所述第二停止层的所述完全去除。
摘要：
本公开的实施例涉及用于制造集成电路的工艺。在集成电路中不同深度的沟槽通过利用干法蚀刻的工艺而形成。第一停止层被形成在衬底的第一区域和第二区域之上。第二停止层仅被形成在第二区域中的第一停止层之上。图案化的掩模限定了沟槽将被形成的位置。干法蚀刻使用掩模来在第一区域中于给定时间内执行穿过第一停止层并且然后进入衬底的、下到第一深度的蚀刻,以形成第一沟槽。同时,蚀刻还在第二区域中执行穿过第二停止层、并且还穿过第一停止层并且然后进入衬底的、下到第二深度的蚀刻,以形成第二沟槽。第二深度比第一深度浅。
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