处理系统、相关集成电路和方法
发布时间：2023-11-03 12:59:46 人气：10
处理系统、相关集成电路和方法
专利类型：
发明授权
申请(专利)号：
CN201910413254.9
申请日：
2019-05-17
授权公告号：
CN110502932B
授权公告日：
2023-11-03
申请人：
意法半导体(格勒诺布尔2)公司; 意法半导体股份有限公司
地址：
法国格勒诺布尔
发明人：
R·克里特利; G·谷亚纳西亚; D·勒-戈斯科茨; N·安奎特
专辑：
信息科技
专题：
计算机软件及计算机应用
主分类号：
G06F21/72
分类号：
G06F21/72
国省代码：
FR0I
页数：
24
代理机构：
北京市金杜律师事务所
代理人：
王茂华;董典红
优先权：
2018-05-18 IT 102018000005506
主权项：
1.一种处理系统,包括：非易失性存储器,被配置为存储由耦合到总线系统的处理器执行的固件；耦合到所述总线系统的协处理器,其中所述协处理器包括：寄存器接口,所述寄存器接口包括多个寄存器；以及处理电路,所述处理电路被配置为根据存储在所述多个寄存器中的数据执行处理操作,其中所述多个寄存器包括：第一组寄存器,被配置为存储第一组配置信息；以及第二组寄存器,被配置为存储第二组配置信息,其中,所述寄存器接口包括：总线接口,被配置为监视经由所述总线系统发送到所述寄存器接口的写入请求,其中所述写入请求包括目标地址和待写入的数据,其中所述多个寄存器中的每个寄存器与相应的地址相关联,其中所述总线接口被配置为当写入请求的目标地址对应于与相应的寄存器相关联的地址时,为所述多个寄存器中的每个寄存器设置相应的寄存器选择信号,其中每个寄存器被配置为当相应的所述寄存器选择信号被设置时存储所述待写入的数据；循环冗余校验计算电路,被配置为根据待写入到所述第一组寄存器的数据来计算循环冗余校验值；以及掩蔽电路,被配置为：监视与所述第一组寄存器的寄存器相关联的所述寄存器选择信号,以便确定已存储数据的寄存器序列；将所述寄存器序列与参考序列进行比较；当所述比较表明所述寄存器序列对应于所述参考序列时,将所计算的所述循环冗余校验值提供给所述总线接口；以及当所述比较表明所述寄存器序列不对应于所述参考序列时,将与所计算的所述循环冗余校验值无关的值提供给所述总线接口。
摘要：
本申请涉及处理系统、相关集成电路和方法。在一个示例中,集成电路包括：寄存器接口,其包括多个寄存器；总线接口,被配置为监视发送到寄存器接口的写入请求,其中写入请求包括目标地址和待写入的数据。总线接口被配置为接收待写入多个寄存器的数据和用于选择多个寄存器中的相应寄存器的寄存器选择信号。集成电路包括监视电路,该监视电路被配置为监视总线接口和多个寄存器之间的寄存器选择信号,以便确定待写入多个寄存器的数据何时有效。
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